==========================================================================
  RainaSynth Release Notes
  版本：3.0
  版权所有 (C) 2022-2026 Raina, Inc.
  官网：raina.tech
==========================================================================

--------------------------------------------------------------------------
[3.0]   发布日期：2026-10（依据 UserGuide 3.0 整理）
--------------------------------------------------------------------------

一、产品概述
RainaSynth 是 raina 推出的物理感知（Physical-aware）逻辑综合平台，
基于"设计即正确性"（Design-Correct-by-Construction）架构，在综合阶段
利用后端物理实现信息，提升 PPA 预测精度并加速设计收敛。

二、新增功能
--------------------------------------------------------------------------
1. 七大核心模块深度协同架构
   - Common    ：跨模块基础服务层。提供全局配置管理、多线程任务调度
                 引擎、跨模块通信总线、设计数据统一版本控制
                 （Git/SVN 集成）、Tcl/Python API 脚本扩展、加密授权
                 验证系统，及 OpenAccess DB 适配器等标准化数据接口。
   - Synthesis ：结合物理预测技术的逻辑综合引擎。
   - Sdc       ：约束生命周期管理平台。支持 SDC 2.1 语法解析与语义
                 检查、约束冲突自诊断（Constraint Debugger）、跨时钟域
                 分析（CDC Verification）、自动生成时钟组与时序例外
                 报告（Timing Exception Report）、约束版本比较
                 （Constraint Diff）实现 ECO 可追溯性。
   - Eco       ：增量式设计变更引擎。支持门级网表与布局布线后物理数据
                 的动态匹配，自动识别逻辑锥影响范围，实现纳米级工艺下
                 的金属层偏移修复（Metal ECO，±5nm）与标准单元增量
                 替换（Cell Swap）；集成形式等价性验证（Formal
                 Equivalence Checking）确保功能一致性；支持多场景
                 ECO 方案分析（面积/时序/功耗权衡）。
   - Power     ：基于 STA 与 NETWORK 的多维度功耗分析系统。支持
                 单元级/网级/芯片级静态功耗（Leakage）与动态功耗
                 （Switching）的向量感知分解；结合寄生参数反标实现
                 sign-off 级电压降（IR Drop）热点定位；支持多工艺角
                 （Multi-Corner）多模式（Multi-Mode）功耗完整性验证；
                 支持 SAIF/VCD 信号活动数据导入与功耗感知仿真
                 （read_saif / read_vcd / set_sim_clk / sim 等）；
                 多电压域时钟门控优化，动态功耗较传统流程大幅降低。
   - Report    ：命令行驱动的签核级报告引擎。提供 report_timing /
                 report_power / report_area / report_qor / report_cell /
                 report_net 等命令族，覆盖时序违规（WNS/TNS）、功耗
                 分解与热点定位、面积利用率与层次化面积分布统计。
   - GUI       ：基于 Electron/React 的多视图交互环境。提供层级化设计
                 导航（Hierarchical Browser）、物理版图可视化引擎
                 （GDSII/OASIS 渲染）、动态高亮追踪、图形化约束编辑
                 （Constraint Canvas）与时序路径动画调试（Timing Path
                 Animation），所有操作与 Tcl 控制台双向同步。

2. 超线性并行架构
   - 分布式多核加速技术，支持千核级任务调度、近线性扩展比；
   - 典型设计综合周期缩短 3-8 倍，千万门级设计综合耗时从数天降至
     小时级；
   - 云就绪架构，支持混合云部署与算力资源弹性调配。

3. 四维优化空间探索
   - 纵向多层次：RTL -> Gate -> Floorplan 协同优化；
   - 横向多目标：PPA 多权重动态平衡算法；
   - 动态时序路径：关键路径智能聚类与分级优化；
   - AI 探索：深度学习驱动设计空间搜索。

4. 智能优化决策引擎
   - 强化学习 + 元启发式算法自主探索数万种优化策略组合，
     发现 PPA 帕累托前沿；
   - 自进化策略库：项目经验自动沉淀为优化知识图谱。

三、兼容性与标准支持
--------------------------------------------------------------------------
  * 完整兼容行业标准 SDC 约束、Liberty 工艺库（.lib/.db）与 IP 模型，
    支持零摩擦迁移；
  * 支持多工艺角（Multi-Corner：TT/FF/SS）数据；
  * 输入支持：Verilog / SystemVerilog（analyze / elaborate /
    read_verilog）、SDC、SPEF（含 min/max/arnoldi 延迟选项）、SDF、
    SAIF、VCD；
  * 输出支持：门级网表（write_file -netlist）、SDF
    （write_sdf，可指定位数）、PPA/QoR 报告；
  * 双模交互：沉浸式 GUI 看板 + 工业级 TCL 环境，支持自动化脚本流。

四、主要命令概览（详参 UserGuide 3.0 各模块章节）
--------------------------------------------------------------------------
  Common    ：read_liberty / read_verilog / read_sdc / read_spef /
              read_sdf / write_sdf / write_file / analyze / elaborate /
              synth / synth_netlist / optimize / set_dont_use /
              set_dont_touch / set_black_box / set_parallel_options /
              set_app_var / list_libs / log_begin / log_output 等
  Eco       ：insert_buffer / remove_buffer / size_cell / create_net /
              create_cell / create_port / connect_net / disconnect_net /
              connect_pin / current_design / current_instance 等
  Power     ：read_saif / read_vcd / set_sim_clk / set_sim_reset /
              set_sim_input / sim 等
  Report    ：report_timing / report_power / report_power_calculation /
              report_area / report_qor / report_cell / report_net /
              report_design / report_port / report_units / report_lib 等
  Sdc       ：create_clock / set_input_delay / set_output_delay /
              set_driving_cell / set_load / get_ports / get_cells /
              get_pins / get_clocks / all_registers 等
  Synthesis ：synth / resyn（-target timing|area，多级优化档位）等

五、已知限制
--------------------------------------------------------------------------
  * 本版本发行说明依据《RainaSynth UserGuide 3.0》整理；UserGuide 中
    未包含前序版本（如 2.x）的变更对照与已修复缺陷清单，如需历史版本
    对比请联系 raina 技术支持获取。

==========================================================================
Copyright (C) 2022-2026 Raina, Inc.  All rights reserved.
==========================================================================
